F-Tile Interlaken Intel FPGA IP ڈیزائن Example
کوئیک اسٹارٹ گائیڈ
F-Tile Interlaken Intel® FPGA IP کور ایک سمولیشن ٹیسٹ بینچ فراہم کرتا ہے۔ ایک ہارڈ ویئر ڈیزائن سابقample جو تالیف اور ہارڈویئر ٹیسٹنگ کو سپورٹ کرتا ہے Intel Quartus® Prime Pro Edition سافٹ ویئر ورژن 21.4 میں دستیاب ہوگا۔ جب آپ ڈیزائن سابقہ تیار کرتے ہیں۔ample، پیرامیٹر ایڈیٹر خود بخود تخلیق کرتا ہے۔ fileڈیزائن کی نقالی، مرتب اور جانچ کے لیے ضروری ہے۔
ٹیسٹ بینچ اور ڈیزائن سابقample F-ٹائل آلات کے لیے NRZ اور PAM4 موڈ کو سپورٹ کرتا ہے۔ F-Tile Interlaken Intel FPGA IP کور ڈیزائن سابقہ تخلیق کرتا ہے۔ampلینز کی تعداد اور ڈیٹا ریٹس کے درج ذیل تعاون یافتہ امتزاج کے لیے۔
لین کی تعداد اور ڈیٹا کی شرحوں کے IP تعاون یافتہ امتزاج
انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.3 میں درج ذیل امتزاج کی حمایت کی گئی ہے۔ انٹیل کوارٹس پرائم پرو ایڈیشن کے مستقبل کے ورژن میں دیگر تمام امتزاج کی حمایت کی جائے گی۔
|
لین کی تعداد |
لین کی شرح (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | جی ہاں | - | جی ہاں | جی ہاں | - |
| 6 | - | - | - | جی ہاں | جی ہاں |
| 8 | - | - | جی ہاں | جی ہاں | - |
| 10 | - | - | جی ہاں | جی ہاں | - |
| 12 | - | جی ہاں | جی ہاں | جی ہاں | - |
شکل 1. ڈیزائن سابق کے لیے ترقی کے مراحلample
نوٹ: ہارڈ ویئر کمپلیشن اور ٹیسٹنگ انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.4 میں دستیاب ہوگی۔
F-Tile Interlaken Intel FPGA IP کور ڈیزائن سابقample مندرجہ ذیل خصوصیات کی حمایت کرتا ہے:
- اندرونی TX سے RX سیریل لوپ بیک موڈ
- خودکار طور پر مقررہ سائز کے پیکٹ تیار کرتا ہے۔
- بنیادی پیکٹ چیک کرنے کی صلاحیتیں۔
- دوبارہ جانچ کے مقصد کے لیے ڈیزائن کو دوبارہ ترتیب دینے کے لیے سسٹم کنسول استعمال کرنے کی اہلیت
تصویر 2. ہائی لیول بلاک ڈایاگرام
متعلقہ معلومات
- F-Tile Interlaken Intel FPGA IP صارف گائیڈ
- F-Tile Interlaken Intel FPGA IP ریلیز نوٹس
ہارڈ ویئر اور سافٹ ویئر کی ضروریات
سابق کو جانچنے کے لیےampلی ڈیزائن، درج ذیل ہارڈ ویئر اور سافٹ ویئر استعمال کریں:
- انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.3
- سسٹم کنسول
- تعاون یافتہ سمیلیٹر:
- Synopsys* VCS*
- Synopsys VCS MX
- سیمنز* EDA ModelSim* SE یا Questa*
نوٹ: ڈیزائن سابق کے لیے ہارڈ ویئر سپورٹample انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.4 میں دستیاب ہوگا۔
ڈیزائن تیار کرنا
تصویر 3۔ طریقہ کار
ڈیزائن سابق بنانے کے لیے ان اقدامات پر عمل کریں۔ampلی اور ٹیسٹ بینچ:
- Intel Quartus Prime Pro Edition سافٹ ویئر میں، کلک کریں۔ File ➤ نیا انٹیل کوارٹس پرائم پروجیکٹ بنانے کے لیے نیا پروجیکٹ وزرڈ، یا کلک کریں۔ File ➤ موجودہ انٹیل کوارٹس پرائم پروجیکٹ کو کھولنے کے لیے پروجیکٹ کھولیں۔ وزرڈ آپ کو ایک آلہ بتانے کا اشارہ کرتا ہے۔
- ڈیوائس فیملی Agilex کی وضاحت کریں اور اپنے ڈیزائن کے لیے F-Tile والا ڈیوائس منتخب کریں۔
- آئی پی کیٹلاگ میں، تلاش کریں اور F-Tile Interlaken Intel FPGA IP پر ڈبل کلک کریں۔ نیا آئی پی ویرینٹ ونڈو ظاہر ہوتا ہے۔
- ایک اعلیٰ سطحی نام کی وضاحت کریں۔ آپ کے حسب ضرورت IP تغیرات کے لیے۔ پیرامیٹر ایڈیٹر IP تغیرات کی ترتیبات کو a میں محفوظ کرتا ہے۔ file نامزد .ip
- ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
شکل 4. سابقampلی ڈیزائن ٹیب
6. IP ٹیب پر، اپنے IP بنیادی تغیرات کے لیے پیرامیٹرز کی وضاحت کریں۔
7. سابق پرampلی ڈیزائن ٹیب میں، ٹیسٹ بینچ بنانے کے لیے سمولیشن آپشن کو منتخب کریں۔
نوٹ: ترکیب کا اختیار ہارڈ ویئر سابق کے لیے ہے۔ample ڈیزائن، جو انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.4 میں دستیاب ہوگا۔
8. جنریٹڈ ایچ ڈی ایل فارمیٹ کے لیے، ویریلوگ اور وی ایچ ڈی ایل دونوں آپشن دستیاب ہیں۔
9. جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن. منتخب کریں سابقampلی ڈیزائن ڈائرکٹری ونڈو ظاہر ہوتی ہے۔
10. اگر آپ ڈیزائن سابق میں ترمیم کرنا چاہتے ہیں۔ample ڈائریکٹری کا راستہ یا پہلے سے ظاہر کردہ نام سے (ilk_f_0_example_design)، نئے راستے پر براؤز کریں اور نئے ڈیزائن کو ٹائپ کریں۔ample ڈائریکٹری کا نام۔
11. ٹھیک ہے پر کلک کریں۔
نوٹ: F-Tile Interlaken Intel FPGA IP ڈیزائن سابق میںample، ایک SystemPLL خود بخود فوری طور پر تیار ہو جاتا ہے، اور F-Tile Interlaken Intel FPGA IP کور سے منسلک ہوتا ہے۔ ڈیزائن میں سسٹم پی ایل ایل درجہ بندی کا راستہ سابقample ہے:
example_design.test_env_inst.test_dut.dut.pll
سسٹم پی ایل ایل ڈیزائن میں سابقample ٹرانسیور کی طرح 156.26 میگاہرٹز حوالہ گھڑی کا اشتراک کرتا ہے۔
ڈائرکٹری کا ڈھانچہ
F-Tile Interlaken Intel FPGA IP کور مندرجہ ذیل کو تیار کرتا ہے۔ fileڈیزائن سابق کے لئے sampلی:
شکل 5. ڈائرکٹری کا ڈھانچہ
ٹیبل 2۔ ہارڈ ویئر ڈیزائن سابقample File تفصیل
یہ files میں ہیںample_installation_dir>/ilk_f_0_example_design ڈائریکٹری۔
| File نام | تفصیل |
| example_design.qpf | انٹیل کوارٹس پرائم پروجیکٹ file. |
| example_design.qsf | انٹیل کوارٹس پرائم پروجیکٹ کی ترتیبات file |
| example_design.sdc jtag_time_template.sdc | Synopsys ڈیزائن کی پابندی file. آپ اپنے ڈیزائن کے لیے کاپی اور ترمیم کر سکتے ہیں۔ |
| sysconsole_testbench.tcl | مین file سسٹم کنسول تک رسائی کے لیے |
نوٹ: ڈیزائن سابق کے لیے ہارڈ ویئر سپورٹample انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 21.4 میں دستیاب ہوگا۔
ٹیبل 3. ٹیسٹ بینچ File تفصیل
یہ file میں ہےample_installation_dir>/ilk_f_0_example_design/ example_design/rtl ڈائریکٹری۔
| File نام | تفصیل |
| top_tb.sv | ٹاپ لیول ٹیسٹ بینچ file. |
ٹیبل 4. ٹیسٹ بینچ اسکرپٹس
یہ files میں ہیںample_installation_dir>/ilk_f_0_example_design/ example_design/testbench ڈائریکٹری
| File نام | تفصیل |
| run_vcs.sh | ٹیسٹ بینچ چلانے کے لیے Synopsys VCS اسکرپٹ۔ |
| run_vcsmx.sh | ٹیسٹ بینچ چلانے کے لیے Synopsys VCS MX اسکرپٹ۔ |
| run_mentor.tcl | ٹیسٹ بینچ کو چلانے کے لیے سیمنز EDA ModelSim SE یا Questa اسکرپٹ۔ |
ڈیزائن کی تقلید سابقampلی ٹیسٹ بینچ
شکل 6۔ طریقہ کار
ٹیسٹ بینچ کی تقلید کے لیے ان اقدامات پر عمل کریں:
- کمانڈ پرامپٹ پر، ٹیسٹ بینچ سمولیشن ڈائرکٹری میں تبدیل کریں۔ ڈائریکٹری کا راستہ ہے۔ample_installation_dir>/example_design/ testbench.
- اپنی پسند کے معاون سمیلیٹر کے لیے نقلی اسکرپٹ چلائیں۔ اسکرپٹ سمیلیٹر میں ٹیسٹ بینچ کو مرتب اور چلاتا ہے۔ آپ کے اسکرپٹ کو یہ چیک کرنا چاہیے کہ SOP اور EOP کا شمار سمولیشن مکمل ہونے کے بعد مماثل ہے۔
جدول 5. تخروپن کو چلانے کے اقدامات
| سمیلیٹر | ہدایات |
|
VCS |
کمانڈ لائن میں، ٹائپ کریں:
sh run_vcs.sh |
|
VCS MX |
کمانڈ لائن میں، ٹائپ کریں:
sh run_vcsmx.sh |
|
ModelSim SE یا Questa |
کمانڈ لائن میں، ٹائپ کریں:
vsim -do run_mentor.tcl اگر آپ ModelSim GUI کو سامنے لائے بغیر نقل کرنا پسند کرتے ہیں تو ٹائپ کریں:
vsim -c -do run_mentor.tcl |
3. نتائج کا تجزیہ کریں۔ ایک کامیاب نقلی پیکٹ بھیجتا اور وصول کرتا ہے، اور "ٹیسٹ پاسڈ" دکھاتا ہے۔
ڈیزائن کے لیے ٹیسٹ بینچ سابقample مندرجہ ذیل کاموں کو مکمل کرتا ہے:
- F-Tile Interlaken Intel FPGA IP کور کو فوری کرتا ہے۔
- PHY اسٹیٹس پرنٹ کرتا ہے۔
- میٹا فریم سنکرونائزیشن (SYNC_LOCK) اور لفظ (بلاک) کی حدود (WORD_LOCK) کو چیک کرتا ہے۔
- انفرادی لین کے مقفل اور سیدھ میں ہونے کا انتظار ہے۔
- پیکٹوں کی ترسیل شروع ہو جاتی ہے۔
- پیکٹ کے اعدادوشمار چیک کرتا ہے:
- CRC24 غلطیاں
- ایس او پیز
- EOPs
مندرجہ ذیل ایسampلی آؤٹ پٹ ایک کامیاب نقلی ٹیسٹ رن کی وضاحت کرتا ہے:
ڈیزائن کو مرتب کرنا Example
- سابق کو یقینی بنائیںampلی ڈیزائن جنریشن مکمل ہو گئی ہے۔
- Intel Quartus Prime Pro Edition سافٹ ویئر میں، Intel Quartus Prime پروجیکٹ کو کھولیں۔ample_installation_dir>/example_design.qpf>۔
- پروسیسنگ مینو پر، تالیف شروع کریں پر کلک کریں۔
ڈیزائن سابقampلی تفصیل
ڈیزائن سابقample انٹرلیکن آئی پی کور کی خصوصیات کو ظاہر کرتا ہے۔
ڈیزائن سابقampلی اجزاء
سابقample ڈیزائن سسٹم اور PLL حوالہ گھڑیاں اور مطلوبہ ڈیزائن کے اجزاء کو جوڑتا ہے۔ سابقample ڈیزائن IP کور کو اندرونی لوپ بیک موڈ میں ترتیب دیتا ہے اور IP کور TX صارف ڈیٹا ٹرانسفر انٹرفیس پر پیکٹ تیار کرتا ہے۔ آئی پی کور ان پیکٹوں کو ٹرانسیور کے ذریعے اندرونی لوپ بیک راستے پر بھیجتا ہے۔
آئی پی کور ریسیور کے لوپ بیک پاتھ پر پیکٹ وصول کرنے کے بعد، یہ انٹرلیکن پیکٹوں پر کارروائی کرتا ہے اور انہیں RX صارف کے ڈیٹا ٹرانسفر انٹرفیس پر منتقل کرتا ہے۔ سابقample ڈیزائن چیک کرتا ہے کہ پیکٹ موصول اور منتقل ہوئے ہیں۔
F-Tile Interlaken Intel IP ڈیزائن سابقample میں مندرجہ ذیل اجزاء شامل ہیں:
- F-Tile Interlaken Intel FPGA IP کور
- پیکٹ جنریٹر اور پیکٹ چیکر
- F-Tile Reference and System PLL گھڑیاں Intel FPGA IP کور
انٹرفیس سگنلز
جدول 6. ڈیزائن Exampلی انٹرفیس سگنلز
| پورٹ کا نام | سمت | چوڑائی (بٹس) | تفصیل |
|
mgmt_clk |
ان پٹ |
1 |
سسٹم کلاک ان پٹ۔ گھڑی کی فریکوئنسی 100 میگاہرٹز ہونی چاہیے۔ |
|
pll_ref_clk |
ان پٹ |
1 |
ٹرانسیور حوالہ گھڑی۔ RX CDR PLL چلاتا ہے۔ |
| rx_pin | ان پٹ | لین کی تعداد | وصول کنندہ SERDES ڈیٹا پن۔ |
| tx_pin | آؤٹ پٹ | لین کی تعداد | SERDES ڈیٹا پن منتقل کریں۔ |
| rx_pin_n(1) | ان پٹ | لین کی تعداد | وصول کنندہ SERDES ڈیٹا پن۔ |
| tx_pin_n(1) | آؤٹ پٹ | لین کی تعداد | SERDES ڈیٹا پن منتقل کریں۔ |
|
mac_clk_pll_ref |
ان پٹ |
1 |
اس سگنل کو PLL کے ذریعے چلایا جانا چاہیے اور اسی گھڑی کا ذریعہ استعمال کرنا چاہیے جو pll_ref_clk چلاتا ہے۔
یہ سگنل صرف PAM4 موڈ ڈیوائس کی مختلف حالتوں میں دستیاب ہے۔ |
| usr_pb_reset_n | ان پٹ | 1 | سسٹم ری سیٹ۔ |
(1) صرف PAM4 مختلف حالتوں میں دستیاب ہے۔
انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
نقشہ رجسٹر کریں۔
نوٹ:
- ڈیزائن سابقample رجسٹر کا پتہ 0x20** سے شروع ہوتا ہے جبکہ انٹرلیکن IP کور رجسٹر ایڈریس 0x10** سے شروع ہوتا ہے۔
- F-ٹائل PHY رجسٹر کا پتہ 0x30** سے شروع ہوتا ہے جبکہ F-ٹائل FEC رجسٹر کا پتہ 0x40** سے شروع ہوتا ہے۔ FEC رجسٹر صرف PAM4 موڈ میں دستیاب ہے۔
- رسائی کوڈ: RO—صرف پڑھنے، اور RW—پڑھیں/لکھیں۔
- سسٹم کنسول ڈیزائن کو پڑھتا ہے۔ample رجسٹر کرتا ہے اور اسکرین پر ٹیسٹ کی حیثیت کی اطلاع دیتا ہے۔
جدول 7. ڈیزائن Example رجسٹر کا نقشہ
| آفسیٹ | نام | رسائی | تفصیل |
| 8'h00 | محفوظ | ||
| 8'h01 | محفوظ | ||
|
8'h02 |
سسٹم PLL ری سیٹ |
RO |
مندرجہ ذیل بٹس سسٹم PLL کو دوبارہ ترتیب دینے کی درخواست کی نشاندہی کرتے ہیں اور قدر کو فعال کرتے ہیں:
• بٹ [0] – sys_pll_rst_req • بٹ [1] – sys_pll_rst_en |
| 8'h03 | RX لین کی موافقت | RO | RX لین کی سیدھ کی نشاندہی کرتا ہے۔ |
|
8'h04 |
WORD مقفل ہے۔ |
RO |
[NUM_LANES–1:0] – لفظ (بلاک) حدود کی شناخت۔ |
| 8'h05 | مطابقت پذیری مقفل ہے۔ | RO | [NUM_LANES–1:0] – میٹا فریم سنکرونائزیشن۔ |
| 8'h06 - 8'h09 | CRC32 غلطی کی گنتی | RO | CRC32 غلطی کی گنتی کی نشاندہی کرتا ہے۔ |
| 8'h0A | CRC24 غلطی کی گنتی | RO | CRC24 غلطی کی گنتی کی نشاندہی کرتا ہے۔ |
|
8'h0B |
اوور فلو/انڈر فلو سگنل |
RO |
مندرجہ ذیل بٹس اشارہ کرتے ہیں:
• بٹ [3] – TX انڈر فلو سگنل • بٹ [2] – TX اوور فلو سگنل • بٹ [1] – RX اوور فلو سگنل |
| 8'h0C | ایس او پی شمار | RO | SOP کی تعداد کی نشاندہی کرتا ہے۔ |
| 8'h0D | EOP شمار | RO | EOP کی تعداد کی نشاندہی کرتا ہے۔ |
|
8'h0E |
غلطی کی گنتی |
RO |
درج ذیل غلطیوں کی تعداد کی نشاندہی کرتا ہے:
• لین کی سیدھ میں کمی • غیر قانونی کنٹرول لفظ • غیر قانونی فریمنگ پیٹرن • SOP یا EOP اشارے غائب ہیں۔ |
| 8'h0F | بھیجیں_ڈیٹا_mm_clk | RW | جنریٹر سگنل کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔ |
|
8'h10 |
چیکر کی غلطی |
چیکر کی غلطی کی نشاندہی کرتا ہے۔ (SOP ڈیٹا کی خرابی، چینل نمبر کی خرابی، اور PLD ڈیٹا کی خرابی) | |
| 8'h11 | سسٹم PLL لاک | RO | بٹ [0] PLL لاک اشارے کی نشاندہی کرتا ہے۔ |
|
8'h14 |
TX SOP شمار |
RO |
پیکٹ جنریٹر کے ذریعہ تیار کردہ SOP کی تعداد کی نشاندہی کرتا ہے۔ |
|
8'h15 |
TX EOP شمار |
RO |
پیکٹ جنریٹر کے ذریعہ تیار کردہ EOP کی تعداد کی نشاندہی کرتا ہے۔ |
| 8'h16 | مسلسل پیکٹ | RW | مسلسل پیکٹ کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔ |
| جاری… | |||
| آفسیٹ | نام | رسائی | تفصیل |
| 8'h39 | ECC غلطی کی گنتی | RO | ای سی سی کی غلطیوں کی تعداد کی نشاندہی کرتا ہے۔ |
| 8'h40 | ECC نے غلطی کی گنتی کو درست کیا۔ | RO | درست کی گئی ECC کی غلطیوں کی تعداد کی نشاندہی کرتا ہے۔ |
| 8'h50 | tile_tx_rst_n | WO | TX کے لیے ٹائل کو SRC پر دوبارہ ترتیب دیا گیا۔ |
| 8'h51 | tile_rx_rst_n | WO | RX کے لیے ٹائل کو SRC پر دوبارہ ترتیب دیا گیا۔ |
| 8'h52 | tile_tx_rst_ack_n | RO | TX کے لیے SRC سے ٹائل دوبارہ ترتیب دینے کا اعتراف۔ |
| 8'h53 | tile_rx_rst_ack_n | RO | RX کے لیے SRC سے ٹائل دوبارہ ترتیب دینے کا اعتراف۔ |
دوبارہ ترتیب دیں۔
F-Tile Interlaken Intel FPGA IP کور میں، آپ ری سیٹ (reset_n=0) شروع کرتے ہیں اور اس وقت تک روکے رکھیں جب تک کہ IP کور دوبارہ ترتیب دینے کا اعتراف (reset_ack_n=0) نہ کر دے۔ ری سیٹ کو ہٹانے کے بعد (reset_n=1)، ری سیٹ کا اعتراف اپنی ابتدائی حالت میں واپس آجاتا ہے۔
(reset_ack_n=1)۔ ڈیزائن میں سابقample، ایک rst_ack_sticky رجسٹر میں ری سیٹ تسلیم شدہ دعویٰ ہوتا ہے اور پھر ری سیٹ کو ہٹانے کو متحرک کرتا ہے (reset_n=1)۔ آپ متبادل طریقے استعمال کر سکتے ہیں جو آپ کی ڈیزائن کی ضروریات کے مطابق ہوں۔
اہم: کسی بھی منظر نامے میں جہاں اندرونی سیریل لوپ بیک کی ضرورت ہو، آپ کو F-ٹائل کے TX اور RX کو ایک مخصوص ترتیب میں الگ الگ جاری کرنا چاہیے۔ مزید معلومات کے لیے سسٹم کنسول اسکرپٹ سے رجوع کریں۔
شکل 7. NRZ موڈ میں ترتیب کو دوبارہ ترتیب دیں۔
شکل 8. PAM4 موڈ میں ترتیب کو دوبارہ ترتیب دیں۔
F-Tile Interlaken Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ آرکائیوز
اگر IP کور ورژن درج نہیں ہے، تو پچھلے IP کور ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔
| انٹیل کوارٹس پرائم ورژن | آئی پی کور ورژن | یوزر گائیڈ |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ |
F-Tile Interlaken Intel FPGA IP Design Ex کے لیے دستاویز پر نظر ثانی کی تاریخampلی یوزر گائیڈ
| دستاویز کا ورژن | انٹیل کوارٹس پرائم ورژن | IP ورژن | تبدیلیاں |
| 2021.10.04 | 21.3 | 3.0.0 | • نئے لین ریٹ کے امتزاج کے لیے معاونت شامل کی گئی۔ مزید معلومات کے لیے رجوع کریں۔ ٹیبل: لین کی تعداد اور ڈیٹا کی شرح کے IP تعاون یافتہ امتزاج.
• سیکشن میں معاون سمیلیٹر کی فہرست کو اپ ڈیٹ کیا گیا: ہارڈ ویئر اور سافٹ ویئر کی ضروریات. • سیکشن میں نئے ری سیٹ رجسٹرز شامل کیے گئے: نقشہ رجسٹر کریں۔. |
| 2021.06.21 | 21.2 | 2.0.0 | ابتدائی رہائی۔ |
دستاویزات / وسائل
 |
intel F-Tile Interlaken Intel FPGA IP Design Example [پی ڈی ایف] یوزر گائیڈ F-Tile Interlaken Intel FPGA IP ڈیزائن Example, F-Tile, Interlaken Intel FPGA IP Design Exampلی، انٹیل ایف پی جی اے آئی پی ڈیزائن سابقampلی، آئی پی ڈیزائن سابقampلی، ڈیزائن سابقample |
